arsitektur RISC V

Sejarah. Reduced Instruction Set Computing (RISC) atau “Komputasi set instruksi yang disederhanakan” pertama kali digagas oleh John Cocke, peneliti dari IBM di Yorktown, New York pada tahun 1974 saat ia membuktikan bahwa sekitar 20% instruksi pada sebuah prosesor ternyata menangani sekitar 80% dari keseluruhan kerjanya

Perbedaan antara ARM dan x86 terutama disebabkan oleh kompleksitas komposisinya, sementara x86 dikembangkan dari arsitektur yang lebih kompleks, prosesor ARM didasarkan pada RISC (Reduced Instruction Set Computer), yang sesuai namanya Katanya, bertujuan menjadi lebih sederhana

PENGEMBANGAN PROSESOR RISC-V HINGGA SAAT INI

Western Digital Corp. (NASDAQ: WDC) hari ini mengumumkan tiga inovasi open-source terbaru pada acara RISC-V Summit yang didesain untuk mendukung upaya-upaya pengembangan RISC-V internal Western Digital dan ekosistem RISC-V yang tumbuh. Dalam pidatonya, Chief Technology Officer Western Digital, Martin Fink, membeberkan rencana-rencana untuk merilis sebuah versi open source dari RISC-V core, sebuah inisiatif standar terbuka untuk cache coherent memory pada sebuah jaringan dan sebuah simulator kumpulan instruksi open source RISC-V. Berbagai inovasi tersebut diharapkan dapat mempercepat pengembangan arsitektur komputasi terbuka yang didesain khusus bagi lingkungan Big Data dan Fast Data. Western Digital telah berperan aktif dalam membantu untuk memajukan ekosistem RISC-V, termasuk berbagai investasi dan kemitraan yang strategis, dan mendemonstrasikan kemajuannya pada misi yang telah dijanjikan, yaitu mentransisi satu miliar core prosesor perusahaan ke arsitektur RISC-V.

“Karena Big Data dan Fast Data terus berkembang, teknologi-teknologi yang didesain khusus menjadi penting untuk membuka nilai sejati data yang didapatkan dari sejumlah besar aplikasi-aplikasi data sentris saat ini,” tambah Fink. “SweRV Core kami dan inisiatif cache coherency fabric yang baru mendemonstrasikan kemungkinan-kemungkinan signifikan yang dapat direalisasikan dengan membawa data mendekati pusat pemrosesan (komputasi). Berbagai kontribusi yang direncanakan ini pada komunitas open-source dan komitmen berkelanjutan dari inisiatif RISC-V menawarkan potensi yang bagus untuk mempercepat inovasi kolaboratif dan penemuan-penemuan yang berkaitan dengan data.”

RISC-V merupakan sebuah arsitektur kumpulan instruksi terbuka dan terukur yang membuat keanekaragaman aplikasi-aplikasi dan beban kerja Big Data dan Fast Data bisa berkembang dalam pusat-pusat data  core dan dalam sistem-sistem mobile yang terpencil at the edge. Hal ini memberikan sebuah alternatif pada arsitektur-arsitektur komputasi umum yang standar saat ini. Dengan RISC-V, berbagai antarmuka standar terbuka dapat digunakan untuk memungkinkan pemrosesan khusus, solusi-solusi memory-sentris, perangkat penyimpanan unik dan aplikasi-aplikasi yang terkoneksi secara fleksibel.

Western Digital berencana untuk open source RISC-V SweRV Core barunya, yang memiliki sebuah desain superscalar 2-cara. RISC-V SweRV Core Western Digital merupakan sebuah core pipeline 32-bit dengan 9 stage yang memungkinkan beberapa instruksi untuk diisi sekaligus dan dijalankan bersamaan, mempersingkat waktu yang diperlukan untuk menjalankan berbagai program. Hal ini merupakan core yang ringkas dan berurutan yang dijalankan pada 4,9 CoreMarks/MHz1. Desain efisien dayanya menawarkan kecepatan clock hingga 1,8GHz1 pada sebuah teknologi proses CMOS 28mm. Perusahaan ini berencana menggunakan SweRV Core yang dibenamkan pada berbagai desain, termasuk kontroler flash dan SSD. Menjadikan core tersebut menjadi open source diharapkan agar mendorong pengembangan aplikasi-aplikasi data-sentris baru seperti Internet of Things (IoT), pemrosesan aman, kontrol-kontrol industrial dan lainnya.

OmniXtend™ dari Western Digital adalah sebuah pendekatan terbuka baru untuk menyediakan cache coherent memory diatas sebuah fabrik Ethernet. Arsitektur sistem memory-sentris ini memberikan berbagai antarmuka standar terbuka untuk akses dan berbagai data lintas prosesor, akselerator machine learning, GPU, FPGA dan komponen-komponen lainnya. Hal ini merupakan solusi terbuka untuk mengkaitkan memory secara efisien ke proseor dan menawarkan dukungan potensial bagi fabrik termutakhir yang menghubungkan komponen-komponen komputasi, penyimpanan, memory dan I/O.

Western Digital hari ini juga memperkenalkan SweRV Instruction Set Simulator (ISS)™ open source-nya, yang menawarkan dukungan pengujian lengkap untuk digunakan dengan core RISC-V.  ISS merupakan sebuah program komputer yang menyimulasikan eksekusi instruksi-instruksi dari sebuah prosesor. Hal ini memungkinkan kejadian-kejadian eksternal bisa dicontohkan, seperti kesalahan pemrosesan dan memastikan core RISC-V berfungsi sebagaimana mestinya. Perusahaan ini memanfaatkan SweRV ISS untuk menyimulasikan dan secara ketat dan memvalidasi SweRV Core, dengan lebih dari 10 miliar instruksi dijalankan. Western Digital berharap SweRV Core dan SweRV ISS akan membantu mempercepat industri untuk pindah ke arsitektur kumpulan instruksi open source.

“Komputasi yang cepat, tanggap dan Tangguh bukanlah lagi menjadi formula kemenangan untuk komputasi edge dan endpoint. Karena data bergerak ke sistem edge untuk pemrosesan dan pengamatan, arsitektur-arsitektur yang dapat dikonfigurasikan akan menjadi lebih cocok untuk memenuhi kebutuhan beban kerja aplikasi dinamis yang berat, terutama pada data yang dihasilkan dari artificial intelligence dan Internet of Things,” ujar Mario Morales, program vice president, enabling technologies and semiconductors, IDC. “Efisiensi daya, kemampuan konfigurasi dan daya rendah akan menjadi pengukuran penting bagi arsitektur komputasi edge dan endpoint.”

diimplementasikan kedalam
processor ARM Cortex-M. Arsitektur berbasis ARM ARMv7/6-M ini belum banyak diaplikasikan
kedalam autopilot UAV, untuk itulah di dalam paper ini akan dikaji secara lebih mendalam, apakah
arsitektur ARM ARMv7/6-M yang diimplementasikan kedalam processor Cortex-M ini feasible untuk
diterapkan sebagai autopilot UAV pustekbang LAPAN, menggantikan ardupilot yang berbasis arsitektur
AVR RISC. Contoh produk yang akan dibahas lebih lanjut adalah NUC140 yang merupakan produk
Nuvoton, dimana produk ini menggunakan processor ARM Cortex-M0 dan mampu menjalankan
arsitektur ARM V6-M sebagai perwakilan dari aritektur ARM RISC, sedangkan untuk arsitektur AVR
RISC akan menggunakan produk Ardupilot Mega v1.4a yang menggunakan processor ATmega2560.

link sumber:

https://www.google.com/search?rlz=1C1CHBD_enID935ID935&q=Sejarah+RISC&sa=X&ved=2ahUKEwj_98jrp5_zAhUDdCsKHfdwCj8Q3rMBegQIBBAC

https://www.google.com/search?rlz=1C1CHBD_enID935ID935&q=Perbedaan+Arsitektur+x86+dan+ARM&sa=X&ved=2ahUKEwjd4OOpqJ_zAhVJSX0KHRlrAn8Q3rMBegQIBRAC

https://www.citraselebriti.com/artikel/18938/pengembangan-prosesor-risc-v/

http://repositori.lapan.go.id/529/1/Bunga%20Rampai_Fuad_Pustekbang_2015.pdf