Mikroprossesor II RISC-V

Sejarah

RISC-V merupakan sebuah arsitektur kumpulan instruksi standar terbuka (ISA) dan terukur yang membuat keanekaragaman aplikasi-aplikasi dan beban kerja Big Data dan Fast Data bisa berkembang dalam pusat-pusat data core dan dalam sistem-sistem mobile yang terpencil at the edge. RISC-V ini disediakan di bawah lisensi open source yang tidak memerlukan biaya untuk digunakan.  Sistem operasi open source dengan dukungan RISC-V tersedia dan set instruksi didukung di beberapa perangkat lunak populer.

Pada Mei 2010, Prof. Krste Asanović dan mahasiswa pascasarjana Yunsup Lee dan Andrew Waterman memulai set instruksi RISC-V sebagai bagian dari Parallel Computing Laboratory (Par Lab) di UC Berkeley, di mana Prof. David Patterson menjadi direkturnya. Bahasa konstruksi perangkat keras yang digunakan untuk merancang banyak prosesor RISC-V juga dikembangkan di Par Lab. Laporan Par Lab yang dipublikasi pertama adalah “The RISC-V Instruction Set Manual, Volume I: Base User-Level ISA (EECS-2011-62) Andrew Waterman, Yunsup Lee, David A. Patterson, and Krste Asanović, May 13, 2011” yang menjelaskan tentang set instruksi RISC-V.

Di luar publikasi pertama itu, tonggak utama RISC-V adalah tapeout pertama dari chip RISC-V di FDSOI 28nm (disumbangkan oleh ST Microelectronics yang berbasis di Swiss) pada tahun 2011, publikasi makalah tentang manfaat set instruksi terbuka pada tahun 2014 , yang Lokakarya RISC-V pertama diadakan pada bulan Januari 2015, dan RISC-V Yayasan peluncuran kemudian bahwa tahun dengan 36 Anggota Pendiri .

Anggota RISC-V dapat merancang prosesor dan chip lain yang kompatibel dengan perangkat lunak yang dikembangkan untuk arsitektur, dan pemegang lisensi tidak perlu membayar biaya lisensi kepada Arm. RISC-V netral secara politik karena memindahkan basisnya ke Swiss.

Ketertarikan dunia pada RISC-V bukan karena ini adalah teknologi chip baru yang hebat, melainkan karena ini adalah standar umum yang bebas dan terbuka di mana perangkat lunak dapat di-porting, dan yang memungkinkan siapa saja untuk secara bebas mengembangkan perangkat keras mereka sendiri untuk menjalankan perangkat lunak. RISC-V International tidak mengelola atau menyediakan implementasi RISC-V open-source, hanya spesifikasi standar. Perangkat lunak RISC-V dikelola oleh masing-masing proyek open source software.

Pada tahun 2015 berdirilah RISC-V Foundation untuk membangun komunitas inovator perangkat lunak dan perangkat keras yang terbuka dan kolaboratif berdasarkan RISC-V ISA. Foundation, sebuah perusahaan nirlaba yang dikendalikan oleh para anggotanya, mengarahkan pengembangan untuk mendorong adopsi awal ISA RISC-V.

 

Perkembangan RISC-V

Hingga saat ini RISC-V masih dilakukan oleh salah satu perusahaan ternama yang akan terus mengembangkan RISC-V ini adalah Western Digital Corp. Perusahaan tersebut melakukan perkembangan dengan berbagai inovasi tersebut diharapkan dapat mempercepat pengembangan arsitektur komputasi terbuka yang didesain khusus bagi lingkungan Big Data dan Fast Data. Western Digital telah berperan aktif dalam membantu untuk memajukan ekosistem RISC-V, termasuk berbagai investasi dan kemitraan yang strategis, dan mendemonstrasikan kemajuannya pada misi yang telah dijanjikan, yaitu mentransisi satu miliar core prosesor perusahaan ke arsitektur RISC-V. Western telah mengumumkan tiga inovasi open-source terbaru pada acara RISC-V Summit yang didesain untuk mendukung upaya-upaya pengembangan RISC-V internal Western Digital dan ekosistem RISC-V yang tumbuh. Western Digital juga membeberkan rencana-rencana untuk merilis sebuah versi open source dari RISC-V core, sebuah inisiatif standar terbuka untuk cache coherent memory pada sebuah jaringan dan sebuah simulator kumpulan instruksi open source RISC-V. Western Digital berencana untuk open source RISC-V SweRV Core barunya, yang memiliki sebuah desain superscalar 2-cara. RISC-V SweRV Core Western Digital merupakan sebuah core pipeline 32-bit dengan 9 stage yang memungkinkan beberapa instruksi untuk diisi sekaligus dan dijalankan bersamaan, mempersingkat waktu yang diperlukan untuk menjalankan berbagai program.

 

Perbedaan dengan ARM dan x86?

Dibandingkan dengan ARM dan X86, RISC-V memiliki kelebihan di bawah ini:

• Stabil: Basis dan ekstensi standar pertama sudah dibekukan. Tidak perlu khawatir tentang pembaruan besar.
• Bebas: RISC-V adalah open-source, tidak perlu membayar IP.
• Kemungkinan diperpanjang: Fungsi spesifik dapat ditambahkan berdasarkan ekstensi. Masih banyak lagi ekstensi yang sedang dikembangkan, seperti Vector.
• Sederhana: RISC-V jauh lebih kecil dari SPA komersial lainnya.
• Modular: RISC-V memiliki basis ISA standar kecil, dengan beberapa ekstensi standar.

 

Implementasi dan Kegunaannya

• Pada bulan Desember 2018, Western Digital merilis inti RV32IMC yang disebut SweRV EH1, setahun setelahnya muncul SweRV EH2 sebagai inti dalam urutan dengan dua utas perangkat keras dan saluran sembilan tahap.
• Pada Juli 2019, Alibaba Group merilis prosesor Xuan Tie 910 yang digunakan untuk IoT dan aplikasi AI. 
• Cloud BEAR mengembangkan inti RISC-V untuk berbagai aplikasi. 
• PULPino (Riscy dan Zero-Riscy) dari ETH Zürich / Universitas Bologna. The core di Pulpino menerapkan RV32IMC ISA untuk mikrokontroler (Zero-Riscy).

 

 

Sumber :

https://hitechglitz.com/indonesia/bagaimana-risc-v-menciptakan-arsitektur-prosesor-open-source-yang-netral-secara-global/

https://www.citraselebriti.com/artikel/18938/pengembangan-prosesor-risc-v/

https://zephyrnet.com/id/apa-risc-v%EF%BC%9F-10-hal-yang-harus-Anda-ketahui-tentang-risc-v-pada-tahun-2020/

https://riscv.org/about/history/

https://en.wikipedia.org/wiki/RISC-V

https://ichi.pro/id/apa-yang-inovatif-tentang-risc-v-184859744671080