Follow us:-

Arsitektur RISC V

  • By sulistio
  • 28 September 2021
  • No Comments

Arsitektur RISC V

Apa Itu RISC-V ?

RISC-V adalah arsitektur set instruksi standar terbuka (ISA) berdasarkan prinsip-prinsip komputer set instruksi berkurang (RISC).

Tidak seperti kebanyakan desain ISA lainnya, RISC-V ISA disediakan di bawah lisensi open source yang tidak memerlukan biaya untuk digunakan.

Sejumlah perusahaan menawarkan atau telah mengumumkan perangkat keras RISC-V, sistem operasi open-source tersedia dan set instruksi didukung dalam beberapa perangkat lunak perangkat lunak yang populer.

Sejarah RISC

Prof. Krste Asanović dan mahasiswa pascasarjana Yunsup Lee dan Andrew Waterman memulai set instruksi RISC-V pada Mei 2010 sebagai bagian dari Parallel Computing Laboratory (Par Lab) di UC Berkeley, di mana Prof. David Patterson menjadi Direkturnya. Bahasa konstruksi perangkat keras Pahat yang digunakan untuk merancang banyak prosesor RISC-V juga dikembangkan di Par Lab. Par Lab adalah proyek lima tahun untuk memajukan komputasi paralel yang didanai oleh Intel dan Microsoft sebesar $10 juta selama 5 tahun, dari 2008 hingga 2013 1. Par Lab juga menerima dana dari beberapa perusahaan lain dan Negara Bagian California. Sementara proyek secara keseluruhan tidak memiliki dana Federal, Yunsup Lee dan Andrew Waterman menerima sejumlah dana dari proyek fotonik DARPA POEM , yang mendanai beberapa pengembangan implementasi prosesor (tetapi bukan RISC-V ISA). Dana tersebut adalah 6.1 penelitian dasar melalui MIT sebagai kontrak utama dengan Institut Ilmu Komputer Internasional sebagai subkontrak. Semua proyek di Par Lab adalah open source menggunakan lisensi Berkeley Software Distribution (BSD), termasuk RISC-V dan Chisel.

Untuk RISC-V, sponsor industri UC Berkeley ParLab menyediakan dana awal yang digunakan untuk mengembangkan RISC-V. Mereka tidak secara eksplisit meminta RISC-V itu sendiri, minat mereka adalah pada sistem pemrosesan paralel.

Di luar publikasi pertama itu, tonggak utama RISC-V adalah tapeout pertama dari chip RISC-V di 28nm FDSOI (disumbangkan oleh ST Microelectronics yang berbasis di Swiss) pada tahun 2011, publikasi makalah tentang manfaat set instruksi terbuka pada tahun 2014 2, Lokakarya RISC-V pertama diadakan pada Januari 2015, dan Yayasan RISC-V diluncurkan akhir tahun itu dengan 36 Anggota Pendiri.

Spesifikasi ISA itu sendiri (yaitu, pengkodean set instruksi) secara efektif dimasukkan ke dalam domain publik ketika laporan teknologi ISA diterbitkan, meskipun teks laporan teknologi yang sebenarnya (ekspresi dari spesifikasi) kemudian ditempatkan di bawah lisensi Creative Commons. untuk memungkinkannya ditingkatkan oleh kontributor eksternal termasuk RISC-V Foundation.

Tidak ada paten yang diajukan terkait RISC-V di salah satu proyek ini, karena ISA RISC-V sendiri tidak mewakili teknologi baru apa pun. ISA RISC-V didasarkan pada gagasan arsitektur komputer yang telah ada setidaknya 40 tahun yang lalu. Implementasi prosesor RISC—termasuk beberapa berdasarkan standar ISA terbuka lainnya—tersedia secara luas dari berbagai vendor di seluruh dunia.

Ketertarikan dunia pada RISC-V bukan karena ini adalah teknologi chip baru yang hebat, melainkan karena ini adalah standar umum yang bebas dan terbuka di mana perangkat lunak dapat di-porting, dan yang memungkinkan siapa saja untuk secara bebas mengembangkan perangkat keras mereka sendiri untuk menjalankan perangkat lunak. RISC-V International tidak mengelola atau menyediakan implementasi RISC-V open-source, hanya spesifikasi standar. Perangkat lunak RISC-V dikelola oleh masing-masing proyek perangkat lunak sumber terbuka.

Perbedaan Arsitektur RISC V dengan ARM dan X86

Dibandingkan dengan ARM dan X86, RISC-V memiliki kelebihan di bawah ini:

Bebas: RISC-V adalah open-source, tidak perlu membayar IP.

Sederhana: RISC-V jauh lebih kecil dari SPA komersial lainnya.

Modular: RISC-V memiliki basis ISA standar kecil, dengan beberapa ekstensi standar.

Stabil: Basis dan ekstensi standar pertama sudah dibekukan. Tidak perlu khawatir tentang pembaruan besar.

Kemungkinan diperpanjang: Fungsi spesifik dapat ditambahkan berdasarkan ekstensi. Masih banyak lagi ekstensi yang sedang dikembangkan, seperti Vector.

Perkembangan RISC V

Istilah RISC berasal dari sekitar tahun 1980. Sebelum ini, ada beberapa pengetahuan bahwa komputer yang lebih sederhana bisa efektif (misalnya John Cocke di IBM Research), tetapi prinsip-prinsip desain tidak dijelaskan secara luas. Komputer yang sederhana dan efektif selalu menarik minat akademis, dan menghasilkan set instruksi RISC DLX untuk edisi pertama Arsitektur Komputer: Pendekatan Kuantitatif pada tahun 1990 di mana David Patterson adalah salah satu penulisnya, dan dia kemudian berpartisipasi dalam RISC- Asal usul V. DLX dimaksudkan untuk penggunaan pendidikan; akademisi dan penggemar menerapkannya menggunakan susunan gerbang yang dapat diprogram di lapangan, tetapi tidak pernah benar-benar dimaksudkan untuk penyebaran komersial. CPU ARM, versi 2 dan sebelumnya, memiliki set instruksi domain publik dan masih didukung oleh GNU Compiler Collection (GCC), kompiler perangkat lunak bebas yang populer. Tiga inti sumber terbuka ada untuk ISA ini, tetapi tidak pernah diproduksi. OpenRISC adalah ISA open-source berdasarkan DLX, dengan desain RISC terkait, dan didukung penuh dengan implementasi GCC dan Linux, meskipun juga memiliki sedikit implementasi komersial.

Krste Asanovic di University of California, Berkeley, memiliki persyaratan penelitian untuk sistem komputer sumber terbuka, dan pada tahun 2010, ia memutuskan untuk mengembangkan dan menerbitkannya dalam “proyek pendek tiga bulan selama musim panas” dengan beberapa karyanya. mahasiswa pascasarjana. Rencananya adalah untuk membantu pengguna akademis dan industri. David Patterson di Berkeley bergabung dalam kolaborasi ini karena ia adalah pencetus Berkeley RISC, dan RISC-V adalah generasi kelima dari rangkaian panjang proyek penelitian kooperatif berbasis RISC. Pada tahap ini, siswa memberikan perangkat lunak awal, simulasi, dan desain CPU.

Raven1 pertama memunculkan ST28nm di Berkeley Wireless Research Center (BWRC) Juni 2012
Penulis RISC-V dan institusi mereka awalnya mengambil dokumen ISA dan beberapa desain CPU di bawah lisensi BSD, yang memungkinkan karya turunan—seperti desain chip RISC-V—terbuka dan bebas, atau tertutup dan berpemilik. Spesifikasi ISA itu sendiri (yaitu, pengkodean set instruksi) diterbitkan pada tahun 2011 sebagai open source dengan semua hak dilindungi undang-undang. Laporan teknis yang sebenarnya (ekspresi dari spesifikasi) kemudian ditempatkan di bawah lisensi Creative Commons untuk mengizinkan peningkatan oleh kontributor eksternal melalui RISC-V Foundation, dan kemudian RISC-V International.

Yayasan RISC-V dan RISC-V Internasional

Pengguna komersial memerlukan ISA agar stabil sebelum mereka dapat menggunakannya dalam produk yang dapat bertahan bertahun-tahun. Untuk mengatasi masalah ini, Yayasan RISC-V dibentuk untuk memiliki, memelihara, dan mempublikasikan kekayaan intelektual yang terkait dengan definisi RISC-V. Penulis dan pemilik asli telah menyerahkan hak mereka kepada yayasan. Yayasan ini dipimpin oleh CEO Calista Redmond, yang mengambil peran pada 2019 setelah memimpin proyek infrastruktur terbuka di IBM.

Pada November 2019, RISC-V Foundation mengumumkan bahwa mereka akan pindah ke Swiss, dengan alasan kekhawatiran atas peraturan perdagangan AS. Pada Maret 2020, organisasi tersebut bernama RISC-V International, sebuah asosiasi bisnis nirlaba Swiss.

Mulai tahun 2019, RISC-V International secara bebas menerbitkan dokumen yang mendefinisikan RISC-V dan mengizinkan penggunaan ISA tanpa batas untuk desain perangkat lunak dan perangkat keras. Namun, hanya anggota RISC-V International yang dapat memberikan suara untuk menyetujui perubahan, dan hanya organisasi anggota yang menggunakan logo kompatibilitas bermerek dagang.

Implementasi RISC V

Contoh Implementasi RISC V :

  • Alibaba Group, pada Juli 2019 mengumumkan prosesor out-of-order XuanTie 910 2,5 GHz 16-core 64-bit (RV64GCV)
  • Andes Technology Corporation, anggota Pendiri Utama RISC-V International. Rangkaian CPU RISC-V-nya berkisar dari inti 32-bit kecil hingga inti 64-bit canggih dengan kemampuan DSP, FPU, Vector, Linux, superscalar, dan/atau multicore.
  • Codasip, anggota pendiri RISC-V International, telah mengembangkan serangkaian inti prosesor tertanam dan aplikasi tertanam berdaya rendah, berkinerja tinggi.
  • Cortus, anggota platinum pendiri RISC-V International, memiliki sejumlah implementasi RISC-V dan ekosistem IDE/toolchain/debug lengkap yang ditawarkan secara gratis sebagai bagian dari bisnis desain SoC-nya.
  • Espressif menambahkan koprosesor ULP RISC-V ke mikrokontroler ESP32-S2 mereka. Pada November 2020 Espressif mengumumkan ESP32-C3 mereka, MCU berbasis RISC-V (RV32IMC) single-core, 32-bit.
  • GigaDevice memiliki rangkaian MCU berbasis RISC-V (seri RV32IMAC, GD32V), dengan salah satunya digunakan pada papan Longan Nano yang diproduksi oleh perusahaan elektronik Cina, Sipeed.
  • GreenWaves Technologies mengumumkan ketersediaan GAP8, pengontrol 32-bit 1 ditambah 8 inti komputasi, SoC 32-bit (RV32IMC) dan papan pengembang pada Februari 2018. Papan pengembangan GAPuino GAP8 mereka mulai dikirimkan pada Mei 2018.

 

 

Daftar Pustaka :

  • https://en.wikipedia.org/wiki/RISC-V
  • https://riscv.org/about/history/
  • https://zephyrnet.com/id/apa-risc-v%EF%BC%9F-10-hal-yang-harus-Anda-ketahui-tentang-risc-v-pada-tahun-2020/

Leave a Reply